MIPS32® 74K™

MIPS32® 74K™内核系列是业界首款采用行业标准库和EDA流程实现的超过1GHz的完全可综合处理器。74K™内核系列基于MIPS最新的带无序指令分配 (out-of-order instruction dispatch)的超标量微架构。这种创新的嵌入式微架构还整合了MIPS® DSP 专用扩展(Application Specific Extension，ASE) Rev2。

这些指令，结合一个双指令执行(dual-issue)74K微架构，相比利用前代架构中的DSP ASE实现的RISC，信号处理性能可提高60%之多。74K系列的特点在于能够为高性能SoC设计提供所有基本优势，同时显著降低总芯片面积、成本和功耗。

74K内核系列得到一套功能强大的软件开发工具、MIPS DSP库以及第三方DSP应用网络的支持。SoC设计人员因此能够在专一的设计环境下工作，可把DSP功能性移植到74K内核上，从而大幅度降低系统成本。该内核IP有两种版本，即带浮点单元支持的74Kf内核，和没有浮点单元支持的74Kc内核。


  • 一个采用15级不对称双指令执行(dual-issue)管线和无序指令分配/完成的完全可综合设计，可为SoC开发人员提供在不同工艺上进行设计移植所需的全部灵活性，并加快上市速度。
  • 74K系列提供有两种版本 - 74Kc™ (标准版本) 和 74Kf™ (带高性能浮点单元)。
  • 标准OCP总线接口提供对现有24K、24KE 和 34K内核的后向兼容性。
  • 拥有一个丰富的第三方软件及调试工具生态系统，并得到MIPS科技公司的软件与工具的支持。
  • Cadence、Magma 和 Synopsys设计工具均可提供后端EDA流程支持

架构

  • 带无序指令分配/完成的超标量不对称双指令执行管线
  • 支持MIPS32 DSP ASE Revision 2版本
  • 128位宽度存取的指令高速缓存和64位或128位宽度存取的数据高速缓存
  • 每周期最多可取4个指令
  • 使用了3个256表项(256-entry)分支历史表(BHT)和8表项回程预测堆栈(return prediction stack)的组合式先进分支预测器
  • CorExtend™用户定义指令集扩展
  • 乘法/除法单元，支持每时钟周期一次32/32乘法的最大指令发送速度
  • 通过采用精细粒度、模块级和顶级(Top Level)时钟门控技术实现低功耗
  • MIPS16e™代码压缩
  • EJTAG 调试 3.2 接口和PDtrace™程序及数据跟踪

浮点单元(FPU)

  • IEEE 754-兼容FPU，兼容MIPS® 64位 FPU架构(仅74Kf型号)
  • 支持单和双精度数据类型
  • 循序(in-order)、双指令执行(dual-issue)管线与整数管线分离

总线接口单元

  • 32位地址和64位数据的OCP version 2.1接口
  • OCP version 2.1接口以1、1.5、2、2.5、3、3.5、4, 5或10的内核/总线时钟比例运行

可编程MMU

  • 16/32/48/64 双表项、双端口TLB 由指令和数据MMU 共享
  • 4表项 ITLB (4KB、1MB页面大小)
  • 可选的简单固定映射转换(FMT)机制

可编程高速缓存的大小

  • I-高速缓存(0-64KB) 和 D-高速缓存(0-64KB) 大小可配置
  • 带回写和直写支持的4路集关联(set-associative)高速缓存
  • 32-byte大小的高速缓存管线(cache line)
  • 数据中间结果暂存RAM支持(4KB-1MB)
  • 前端L2高速缓存扩展

开发工具

  • MIPS Navigator™ ICS – IDE、软件工具箱、MIPSsim™、EJTAG和PDtrace探针
  • 专为MIPS优化的CodeSourcery - SG++工具链


工艺 65nm GP
频率>1.11 GHz (最坏情况)
性能2.0 DMIPS/MHz
功率0.65 mW/MHz
内核面积1.7mm2 (仅内核， 已完成布局布线)
总芯片面积2.5mm2 (包括内核和高速缓存)

*上述数据为针对速度优化的结果(如需要可提供针对面积和功率优化的规格参数)

* 上述数据为采用TSMC免费标准单元和Dolphin存储器获得；提到的速度包含信号完整性分析。

注：频率、功耗和尺寸取决于配置方案、综合、芯片供应商、工艺及单元库。

配置：32K/32K 高速缓存，32表项双TLB，无中间结果暂存器

MIPS32® 74K™ Core – 简览