MIPS32® 24K™

• 24K 内核系列具有8级管线，在90nm工艺条件下最大时钟频率超过600 MHz，能为SoC设计人员提供充足的性能余量，以满足利用软件灵活性而非呆板固定的硬件来实现更多功能以及未来升级所需，从而降低产品成本，加快上市速度。
• Cadence、Synopsys、Magma 和其它 EDA行业领先公司都可提供支持，通过联合开发定制化SoC设计方法，帮助最大限度地缩短设计时间，并提供一条成熟可行的芯片设计途径，从而把高性能低功率24K内核与先进的内核强化技术结合起来。
• 24K内核对基于OCP (www.ocpip.org)的内核接口都进行了标准化，使标准SoC IP十分易于复用，故而能够加快上市速度。现在，通过常用片上接口很容易就能集成存储控制器、总线互连和其它标准化外设。
• 这种高度可扩展24K微架构可实现业界标准MIPS32 Release 2架构，具有增强位字段操作、降低中断延时和增强高速缓存控制等功能。
• 有一个丰富的第三方工具和软件环境支持24K内核系列

32位 MIPS32®架构

• 8级管线
• 32位地址
• 向量中断，外部中断控制器支持
• GPR映像寄存器(可选，可以另外增加一个或三个映像，以把中断处理器的延时降至最小)

浮点单元(FPU)

• 提供内核浮点版本
• IEEE 标准754兼容，支持单和双精度计算
• 包含32个64位寄存器，能以更低的加载/存储开销实现更多的操作

MIPS16e™代码压缩

• 32位指令的16位编码，可提高代码密度
• 特殊的PC相关指令，可以高效加载地址和常量
• SAVE & RESTORE宏指令，用于子程序内部栈帧的设置和拆卸
  

可编程高速缓存的大小

• 可分别配置的指令缓存和数据缓存，大小为0/8/16/32/64KB
• 4路集关联(set-associative)
• 最多8个待执行负载丢失
• 回写和直写支持
• 32-字节大小的高速缓存排列

中间结果暂存器SPRAM支持

• 独立的高速缓存配置
• 64位 OCP 2.1存储器接口
• 支持高达1MB的阵列
• 指令和数据分别采用单独的RAM

存储器管理单元(MMU)

• 4表项指令微TLB，8表项数据微TLB
• 页面大小可变的可配置16/32/64双表项JTLB
• 针对无需地址映射或保护的应用的可选固定映射转换(FMT)

总线接口单元(BIU)

• 执行开放内核协议(OCP) Release 2.1
• 64位读写数据总线，可实现存储器和L1高速缓存之间的高效传输
• 支持不同的CPU-系统总线时钟比例，为系统实现提供更大的灵活性
• 4路写缓冲器

整数乘法/除法单元(MDU)

• 完全管线化的每周期一次的32×32 MAC(乘法累加)指令执行速度

功率控制

• 最小频率：0 MHz
• 省电(睡眠)模式(由软件WAIT指令触发)
• 支持软件控制时钟除法器
• 精细粒度时钟门控

EJTAG 调试

• 性能计数器
• 支持单步进
• 虚拟指令和数据地址断点
• PC和数据地址及数据值压缩跟踪

通用协处理器(COP2)接口

• 64位用户定义协处理器接口

工艺	65nm G
频率 * (MHz)	750+ (最坏情况)
性能	1.51 DMIPS/MHz
功率 (mW/MHz)	0.34
内核面积(mm2)	0.83 (仅内核，从完全版图GDSII 数据库提取)

注：频率、功耗和尺寸取决于配置方案、综合、芯片供应商、工艺以及单元库。



24Kc™ 内核: 这款基本内核包含了一个高性能的32x32 乘法/除法单元和带TLB或固定映射的可配置MMU。

24Kf™ 内核: 增加了完全兼容IEEE 754 规范的硬件浮点支持。

24K® Pro 内核: 24Kc Pro 和 24Kf Pro内核具有CorExtend™ 功能。

MIPS32® 24K®处理器内核系列软件用户手册(.pdf)

MIPS32® 24Kc™处理器内核数据手册(.pdf)

MIPS32® 24Kf™处理器内核数据手册(.pdf)

MIPS32® 24K®内核系列的编程(.pdf)