MIPS32® 1004K™

• 一个采用多线程，性能超越传统多处理器解决方案的同步多处理器系统
  • 最多可集成4个多线程CPU内核，每个内核带2个硬件线程/内核
  • 多线程补足多核 – 以最小的硅成本增加充分发挥SMP操作系统和编程模型的优势
• 硬件I/O 同步性 – 省却CPU软件执行I/O同步性的开销
• 内核和系统级的配置和可扩展性，可处理广大范围的价格/性能实现点，获得最佳产品实现方案
• 可授权IP内核 – 促进业界的广泛采纳

一个完整的同步多处理系统，包括：

• 1到4个1004K多线程“基本”内核(多达8个硬件线程)
• 同步管理(CM)单元 – 系统的“粘合剂”，用于管理内核和I/O之间的同步运作
• I/O 同步单元 (IOCU) – 该硬件模块可省却在CPU上软件执行I/O同步性的开销
• 全局中断控制器(GIC) – 系统和处理器间中断控制器
• 连接L2高速缓存控制器的256位扩展接口(可单独提供)
• EJTAG/PDtraceTM模块，用于整个同步系统的高级调试/跟踪

1004K基本内核

• 9级管线，每内核性能超过1.5 DMIPS/MHz
• 每个内核都支持单或双线程操作
• 采用虚拟处理元件(VPE)来实现硬件多线程
• 提供整数(1004Kc™)和浮点(1004Kf™)版本
• 支持MIPS32 DSP ASE Revision 1修订版
• 同步性端口带有用于后台同步性检测的重复数据高速缓存标记
• 设计期间可配置性，可对指令和数据TLB(转换后备缓冲区)、高速缓存、中间结果暂存RAM及其它选项进行选用及大小排列

浮点单元(FPU)

• IEEE 754-兼容FPU，兼容MIPS® 64位 FPU架构(仅1004Kf 版本)
• 支持单和双精度数据类型
• 循序(in-order)、双指令执行(dual-issue)管线与整数管线分离

同步管理(CM)单元

• 采用MESI协议管理同步性
• 工作时钟与CPU相同(1:1)，实现性能最大化
• 256位扩展接口，实现L2高速缓存控制器(可选项)吞吐量最大化
• 通过L1缓存到缓存传输、推测性读取外存储器以及全局化高速缓存操作来提高性能
• 全局配置寄存器(GCR)，用于配置/控制CM方案

I/O 同步单元 (IOCU) – 可选用

• 连接非同步I/O外设传输，实现事务同步性
• 支持每事务属性，以探测L1高速缓存、L1+L2高速缓存，或非同步事务，以及I/O优先级

全局中断控制器(GIC) – 可选用

• 支持系统级中断和处理器间中断
• 向特定内核或VPE发送中断信号
• 可配置#系统中断 (多达256个)

开发工具

• MIPS Navigator™ ICS – IDE、软件工具箱、MIPSsim™、EJTAG和PDtrace探针
• 专为MIPS优化的CodeSourcery - SG++ 工具链
  
  

频率 (MHz)	>800 (最坏情况)
总面积 *	~4.2mm2
性能	1.5/内核 DMIPS/MHz
工艺	TSMC 65GP

注：频率、功耗和尺寸取决于配置方案、综合、芯片供应商、工艺以及单元库。

上面提到的速度是PTSI，不包含OCV、时钟抖动或设计余量

*配置：2个内核，每个内核都包含有2个线程和32KB 指令/数据高速缓存、同步管理器(CM)，以及全局中断控制器(GIC)。

MIPS32® 1004K™ 内核 – 简览

MIPS32® 1004K™简介

MIPS32® 1004K™ CPU系列软件用户手册

MIPS32® 1004K™同步处理系统数据手册